UCIe est une norme industrielle ouverte qui définit comment les dies semi-conducteurs distincts communiquent au sein d’un seul boîtier. Ces puces, appelées chiplets, peuvent effectuer des fonctions telles que le traitement, le traitement graphique, l’accélération par intelligence artificielle, le contrôle du cache et de la mémoire, le réseau, la sécurité, les entrées/sorties externes et le traitement analogique ou mixte du signal. Au lieu d’intégrer toutes les fonctions dans un seul grand dé monolithique, le système peut être divisé en petits chiplets connectés via UCIe. Cet article explique le fonctionnement de UCIe, compare ses options et versions d’emballage, évalue les performances réelles et fournit des conseils pratiques pour sélectionner et mettre en œuvre un lien UCIe adapté.
Qu’est-ce que UCIe ?
UCIe signifie Universal Chiplet Interconnect Express. C’est une norme industrielle ouverte qui définit comment les dies semi-conducteurs distincts communiquent dans un seul boîtier. Ces puces, appelées chiplets, peuvent effectuer des fonctions telles que le traitement, le traitement graphique, l’accélération par intelligence artificielle, le contrôle du cache et de la mémoire, le réseau, la sécurité, les entrées/sorties externes et le traitement analogique ou mixte du signal. Au lieu d’intégrer toutes les fonctions dans un seul grand dé monolithique, le système peut être divisé en petits chiplets connectés via UCIe. La norme définit l’interface physique, l’adaptateur die-to-die, les correspondances de protocole prises en charge, le modèle logiciel, la gestion des liaisons, les tests et les exigences de conformité. Il peut transporter PCI Express, Compute Express Link, des protocoles de streaming et des données brutes spécifiques à chaque application.
Pourquoi UCIe est-il utilisé et comment fonctionne-t-il ?
UCIe permet de diviser un grand design monolithique en petits chiplets connectés via des liaisons matrice à puce standardisées. Chaque puce peut gérer une fonction distincte, telle que le calcul, les E/S, l’accélération ou le contrôle de la mémoire, tandis que l’ensemble du package bénéficie d’une plus grande flexibilité dans la sélection des nœuds de processus, la réutilisation de la conception et le rendement de fabrication.
Les chiplets communiquent via un ou plusieurs liens UCIe point à point disposés selon la topologie du paquet. Ces liaisons transportent le trafic de données et de contrôle entre les chiplets de calcul, d’E/S, d’accélérateur et de contrôleur mémoire afin que le paquet puisse fonctionner comme un système coordonné. UCIe peut simplifier l’intégration multi-fournisseurs, mais l’interopérabilité réelle dépend toujours des versions compatibles, des protocoles, des paramètres électriques, de l’emballage et des tests de conformité.
Architecture UCIe et pile de protocoles
UCIe connecte deux chiplets via une pile de communication en couches. La couche protocole emporte PCIe, CXL, streaming ou d’autres formats de données. L’adaptateur die-to-die gère le lien, vérifie les données pour détecter des erreurs CRC, retente les transferts ratés et contrôle le flux du trafic. La couche physique gère l’encodage, le décodage, les fonctions de boîte de vitesses et la signalisation électrique via le port UCIe.
Les données de la charge utile à haute vitesse circulent à travers la connexion de bande principale entre l’émetteur et le récepteur de chaque chiplet. Un canal de bande latérale séparé transporte des informations de contrôle à faible vitesse, d’initialisation, d’état et de gestion. En séparant la gestion des protocoles, le contrôle des liens et la signalisation physique, UCIe permet aux chiplets d’échanger des données de manière fiable tout en supportant une communication standardisée au sein d’un seul boîtier semi-conducteur.
Options d’emballage UCIe
UCIe-S pour l’emballage standard
UCIe-S prend en charge les packages standards avec des pistes plus longues et un espacement de connexion plus large. Il convient aux conceptions sensibles au coût qui utilisent une fabrication établie et un assemblage plus simple. Sa densité de connexion est inférieure à celle de l’emballage avancé mais peut tout de même fournir une bande passante suffisante.
UCIe-A pour l’emballage avancé
UCIe-A prend en charge les interposeurs silicium, les ponts embarqués, les packages de dispersion et les couches de redistribution fine-pitch. Des canaux plus courts et un espacement plus serré permettent plus de voies le long du bord de la puce, ce qui le rend adapté aux processeurs, GPU, accélérateurs d’IA et dispositifs réseau.
UCIe-3D
UCIe-3D connecte des coins empilés verticalement par un collage à pas fin. Cela peut augmenter la densité de bande passante et réduire l’énergie de transfert, mais il crée également des défis pour le refroidissement, la livraison de puissance, les tests, l’assemblage et le rendement de fabrication.
Comparaison de l’emballage
| Option forfait | Méthode de connexion | Considération principale | Utilisation typique |
|---|---|---|---|
| UCIe-S | Routage standard du substrat | Coût du colis et portée du canal | Produits multi-puces sensibles au coût |
| UCIe-A | Interposeur, pont ou éventail avancé | Bande passante dans le bord limité du die | IA, HPC, systèmes serveur et réseau |
| UCIe-3D | Empilement vertical et liaison hybride | Complexité thermique et d’assemblage | Intégration de calcul dense, de cache et de mémoire |
Versions UCIe : 1.0 à 3.0
UCIe 1.0
UCIe 1.0 a introduit l’interface physique, la couche adaptateur, les mappages de protocoles, le modèle logiciel et le cadre de conformité. Il supportait PCIe, CXL, données brutes, emballage standard et packaging avancé.
UCIe 1.1
UCIe 1.1 a amélioré le transport en streaming, le support des protocoles simultanés, la surveillance des liaisons, les fonctions de réparation, les exigences de conformité et les profils de packages à moindre coût.
UCIe 2.0
UCIe 2.0 a ajouté l’architecture DFx pour les tests, la télémétrie, le débogage et la gestion système. Elle a également introduit UCIe-3D pour les coins empilés hybrides.
UCIe 3.0
UCIe 3.0 a ajouté des vitesses de fonctionnement à 48 GT/s et 64 GT/s, une portée de bande latérale plus longue, un téléchargement du firmware, des paquets prioritaires, un recalibrage de l’émetteur, des fonctionnalités d’économie d’énergie, une limitation rapide et un signal d’arrêt d’urgence. Le taux de 64 GT/s double le maximum précédent de 32 GT/s.
Spécifications clés UCIe et indicateurs de performance
| Paramètre | Description simplifiée |
|---|---|
| Débit de données | Le débit de données est mesuré en GT/s par voie. UCIe 3.0 prend en charge 48 GT/s et 64 GT/s. Choisissez le débit en fonction de la bande passante, de la puissance, de la qualité du signal, de la conception du boîtier et des limites thermiques. |
| Largeur du lien | Un lien UCIe utilise plusieurs voies parallèles. Plus de voies augmentent la bande passante mais nécessitent plus d’espace sur les bords de la puce, du routage, de la zone PHY, des connexions et de l’alimentation. |
| Bande passante brute | Formule : Débit de données × Nombre de voies ÷ 8. Une liaison à 16 voies à 32 GT/s fournit 64 Go/s par direction. La bande passante réelle est plus faible à cause de la surcharge du protocole, des tentatives et du temps d’inactivité. |
| Densité de bande passante | La densité de bande passante mesure la quantité de données pouvant passer à travers une zone d’interface limitée, comme chaque millimètre de bord de die ou chaque millimètre carré de surface PHY. |
| Latence | La latence provient du traitement des protocoles, du tamponnage, du croisement d’horloge, de la transmission, de la vérification des erreurs et des tentatives de réveil. Les modes raw et streaming peuvent réduire la surcharge. |
| Énergie par bit | L’efficacité énergétique est mesurée en picojoules par bit. Cela dépend de la longueur du canal, du type de boîtier, de la tension, du débit de données, de la conception PHY et de l’utilisation du lien. |
| Fiabilité | Les fonctionnalités de fiabilité peuvent inclure le CRC, les retentions, la réparation de voies, la surveillance de l’état, le recalibrage, la limitation de la vitesse et l’arrêt d’urgence. |
Applications UCIe et performance dans le monde réel
Puclets CPU et E/S
Un processeur peut garder les cœurs CPU et le cache sur une seule puce tout en déplaçant les contrôleurs mémoire, les contrôleurs PCIe, le réseau et d’autres fonctions d’E/S vers un chiplet séparé. Les performances dépendent de la quantité de mémoire et de trafic d’E/S traversant le lien. Une connexion étroite ou très utilisée peut devenir un goulot d’étranglement même lorsque les chiplets individuels disposent d’une capacité de traitement suffisante.
Accélérateurs d’IA et HPC
Un package IA ou HPC peut combiner des puces de calcul, de cache, de contrôle de la mémoire, de réseautage, de communication à grande échelle et de sécurité. Le transport en streaming convient aux chemins de données contrôlés par accélérateur, tandis que le CXL convient aux conceptions nécessitant un accès mémoire cohérent. La largeur de lien et le débit de données doivent supporter le trafic de pointe entre tableaux de calcul, caches, contrôleurs mémoire et interfaces externes.
Réseautage et E/S optique
Un processeur réseau peut intégrer le traitement de paquets, les sérialiseurs, les entrées/sorties optiques, la commutation et les chiplets de sécurité en un seul package. Cela permet à la logique numérique et aux fonctions d’E/S analogiques d’utiliser des processus de fabrication séparés. La frontière du chiplet doit être placée de manière à ce que le trafic paquet-type et le trafic de contrôle puissent traverser l’interface sans créer une latence excessive ni une demande excessive de bande passante.
Informatique automobile et informatique en périphérie
Les plateformes automobiles et en périphérie peuvent combiner des chiplets de CPU, GPU, IA, contrôle de sécurité, traitement d’image, réseau et traitement de capteurs. Le boîtier doit équilibrer la bande passante avec le coût, la consommation d’énergie, la gestion des pannes, les limites environnementales et les exigences de refroidissement.
DSP et chiplets à signal mixte
Un SoC numérique peut se connecter à des micro-processeurs numériques (DSP), radio, convertisseurs de données, imagerie ou chiplets à signaux mixtes pour des applications telles que la radio définie par logiciel, l’instrumentation industrielle, l’acquisition de données, l’imagerie et les équipements de communication. Les cartographies à transmission continue peuvent prendre en charge les flux de données spécifiques à l’application entre les appareils numériques et de traitement du signal.
Évaluation de la performance dans le monde réel
| Paramètre | Pourquoi cela compte |
|---|---|
| Version UCIe | Détermine les taux disponibles et les fonctions de liaison |
| Profil du package | Affecte la portée du canal, la densité de connexion et la puissance |
| Débit de données | Détermine la capacité de transfert par voie |
| Largeur du lien | Détermine la bande passante brute agrégée |
| Protocole | Affecte la surcharge et le comportement du système |
| Taille de la charge utile | Changements d’efficacité du protocole |
| Schéma de circulation | Révèle des ruptures et des embouteillages |
| Longueur du canal | Affecte l’intégrité du signal |
| Débit mesuré | Affiche la bande passante utilisable de l’application |
| Latence | Affiche le temps de réponse sous la charge de travail testée |
| Énergie par bit | Indique l’efficacité des transferts |
| Température | Révèle les effets thermiques |
| Taux d’erreur et de retentative | Indique la marge de lien et la fiabilité |
Les taux PHY des fournisseurs ne devraient pas être considérés comme une performance garantie de charge de travail sans ces conditions de test.
Limitations de l’UCIe et défis de mise en œuvre
| Défi | Description | Solution |
|---|---|---|
| Congestion des bords de la matrice | Les ports UCIe, les connexions d’alimentation et d’autres interfaces rivalisent pour l’espace limité sur les bords de la puce. | Optimisez le placement des chiplets, utilisez des connexions à pas plus fin et réservez l’espace sur les bords de la matrice dès le début de la conception. |
| Routage des paquets | Les pistes denses ou longues augmentent la complexité du routage, la perte de signal et la latence. | Gardez les liaisons courtes, contrôlez l’impédance, réduisez les courbes de route, et utilisez des interposeurs ou des ponts en silicium si besoin. |
| Concentration de chaleur | Les chiplets de calcul et d’accélérateur créent de la chaleur concentrée près de l’interconnexion. | Utilisez des dissipateurs de chaleur, des matériaux d’interface thermique, un espacement optimisé des chiplets et des systèmes de refroidissement adaptés. |
| Livraison d’énergie | Les chiplets multiples nécessitent une alimentation stable avec une chute de tension contrôlée et un bruit électrique. | Ajoutez suffisamment de connexions d’alimentation et de terre, des condensateurs de découplage locaux et des chemins d’alimentation à faible résistance. |
| Intégrité du signal | Les liens rapprochés peuvent ressentir des diaphonies et des bruits de commutation. | Maintenir l’espacement des paires différentielles, utiliser le blindage, contrôler l’impédance et effectuer une simulation d’intégrité du signal. |
| Tests et débogage | Les liens internes sont difficiles d’accès après l’assemblage du paquet. | Inclure des points de test, des modes de boucle en boucle, des autotests intégrés, de la télémétrie et des fonctions de surveillance des pannes. |
Comment sélectionner et implémenter UCIe ?
Définir le plan de chiplets
Identifiez pourquoi les chiplets sont nécessaires, comme réduire la taille de la puce, réutiliser des conceptions, combiner différents nœuds de processus ou ajouter des accélérateurs. Fonctions séparées uniquement lorsque la répartition apporte un bénéfice technique ou coût-bénéfice clair.
Définir les performances et les exigences du protocole
Estimez la bande passante de pointe, le type de trafic, la taille de la charge utile et la latence. Sélectionnez le protocole correspondant à l’application.
| Exigence | Transport |
|---|---|
| Communication périphérique | PCIe |
| Accès mémoire cohérente ou accélérateur | CXL |
| Transfert de données personnalisé et fiable | Streaming |
| Données d’application continues | Mode brut |
Choisir le package et le lien
Sélectionnez UCIe-S pour un emballage standard, UCIe-A pour des connexions plus denses, ou UCIe-3D pour des puces empilées. Choisissez le débit de données et le nombre de voies en fonction de la bande passante, de la puissance, de l’espace sur les bords de la puce, du routage et de la marge du signal.
Vérification de la conception matérielle
Vérifiez l’intégrité du signal, la livraison de puissance, la température, l’écart de voie, le saut et la perte de paquet. Planifiez la détection de voie défectueuse, la réparation de voies, les tests, la signalisation des défaillances et l’arrêt d’urgence.
Valider le logiciel et le coût
Testez le chargement du firmware, la découverte des périphériques, la gestion de l’alimentation, la gestion des réinitialisations, la récupération des erreurs et la limitation thermique. Comparez le coût total avec des puces monolithiques, des liens propriétaires et des systèmes multi-paquets.
Conclusion
UCIe est une option adaptée lorsqu’un système bénéficie de chiplets réutilisables, de nœuds de processus hétérogènes ou de fonctions spécialisées de calcul, mémoire et E/S au sein d’un même package. Sa valeur dépend des limites du chiplet, du protocole, du type de boîtier, de la largeur du lien, du débit de données, de la puissance, des limites thermiques et du coût total de mise en œuvre. Comparez ces facteurs avec un design monolithique ou à liaison propriétaire avant l’adoption.
Foire aux questions [FAQ]
Q1. Que signifie UCIe ?
UCIe signifie Universal Chiplet Interconnect Express. C’est une norme ouverte pour connecter les matrices semi-conductrices dans un seul boîtier.
Q2. UCIe est-il une interface physique ou un protocole ?
UCIe comprend une interface physique, un adaptateur die-to-die, des cartographies de protocoles, des fonctions de gestion, un modèle logiciel et un cadre de conformité.
Q3. Est-ce que UCIe remplace PCIe ?
Non. UCIe peut transporter des transactions PCIe entre chiplets. PCIe définit toujours le comportement de l’appareil et du logiciel.
Q4. Est-ce que UCIe remplace CXL ?
Non. UCIe fournit la connexion au niveau du package, tandis que CXL fournit une communication cohérente processeur, mémoire et accélérateur.
10,5 Q5. Quel est le débit maximal UCIe ?
UCIe 3.0 prend en charge le fonctionnement à 48 et 64 GT/s pour les liaisons UCIe-S et UCIe-A.
Q6. Quelle est la différence entre UCIe-S et UCIe-A ?
UCIe-S est conçu pour des forfaits standards avec des itinéraires plus longs et un espacement de connexion plus large. UCIe-A est conçu pour des packages avancés avec des canaux plus courts et des connexions plus denses.
