Est-ce que PCIe 6.0 vaut le coup d’adopter, ou bien PCIe 5.0 fournit-il encore assez de bande passante pour votre système ? La réponse dépend de la limitation du stockage de stockage, du réseau, des accélérateurs ou des appareils CXL par le lien PCIe existant, et de la capacité de la plateforme à gérer les besoins en intégrité du signal Gen6, en alimentation, en refroidissement et en validation. Cet article explique les performances PCIe 6.0, le fonctionnement PAM4 et FLIT, la compatibilité, les applications, les défis de conception, ainsi que les facteurs clés pour décider si une mise à niveau apportera des bénéfices significatifs.
Présentation PCIe 6.0
Qu’est-ce que PCIe 6.0 ?
PCI Express 6.0, également connu sous le nom de PCIe 6.0 ou PCIe Gen6, est la sixième génération de l’interconnexion série à haute vitesse PCI Express. Il connecte des processeurs et des chipsets à des dispositifs tels que des processeurs graphiques, des accélérateurs d’IA, des SSD NVMe, des adaptateurs réseau, des unités de traitement de données, des commutateurs et des dispositifs d’expansion mémoire.
PCIe 6.0 augmente le débit maximal par voie de 32 GT/s en PCIe 5.0 à 64 GT/s. Une connexion PCIe 6.0 à seize voies fournit environ 128 Go/s dans un sens et 256 Go/s lorsque les deux directions sont combinées. Ses principales technologies incluent la signalisation PAM4, la transmission basée sur FLIT, la correction d’erreurs avant légère, le CRC et la relecture de liaison.
PCI-SIG a publié la spécification PCIe 6.0 originale en janvier 2022. Les révisions PCIe 6.x ultérieures intègrent des errata, des clarifications et des modifications d’ingénierie approuvées tout en conservant l’architecture principale Gen6.
PCIe 6.0 s’adresse aux systèmes dans lesquels la communication entre processeurs, accélérateurs, stockage, réseaux et ressources mémoire devient un goulot d’étranglement. Les marchés ciblés incluent les centres de données, l’IA et l’apprentissage automatique, l’informatique haute performance, l’automobile, l’IoT, l’aérospatiale et les systèmes de défense.
Spécifications PCIe 6.0
| Spécification | PCIe 6.0 |
|---|---|
| Débit de données maximal | 64 GT/s par voie |
| Méthode de signalisation | PAM4 |
| Structure de transfert | FLIT fixe de 256 octets |
| Correction d’erreur | Correction d’erreur légère vers l’avant |
| Détection d’erreurs | Contrôle de redondance cyclique |
| Méthode de récupération | Rediffusion au niveau du lien |
| Largeurs de maillons communes | x1, x2, x4, x8 et x16 |
| Bande passante approximative x4 | 32 Go/s par direction |
| Bande passante approximative x8 | 64 Go/s par direction |
| Bande passante approximative x16 | 128 Go/s par direction |
| Bande passante combinée maximale x16 | 256 Go/s |
| Compatibilité | Générations PCIe précédentes |
| Ajout de la gestion de l’énergie | L0p en mode FLIT |
| Principales zones de déploiement | IA, HPC, stockage, réseau, CXL et centres de données |
Ces chiffres de bande passante représentent la capacité nominale d’interface. Le débit réel de la charge utile est plus faible car le lien transporte également des en-têtes, des informations de contrôle de flux, des données de protection contre les erreurs et du trafic de gestion. L’architecture des dispositifs, les logiciels, la bande passante mémoire, le comportement des files d’attente et la température peuvent encore réduire les performances de l’application.
Fonctionnement du PCIe 6.0
PCIe 6.0 commence au complexe racine, où la couche transactionnelle crée les TLP, et la couche liaison de données gère le contrôle du flux, l’ordre et la fiabilité. Les données sont regroupées en FLIT fixes de 256 octets, puis protégées par FEC et CRC avant d’atteindre la couche physique.
La couche physique convertit les données encodées en symboles PAM4 à 64 GT/s. Ces symboles circulent sur une à seize voies différentielles. Le canal peut inclure des pistes de circuits imprimés, des connecteurs, des câbles, des réducteurs ou des retimeurs, qui affectent la qualité du signal et la distance de transmission.
Au point d’extrémité, le signal PAM4 est récupéré, vérifié pour détecter des erreurs, corrigé lorsque possible, puis réassemblé en FLIT. Les TLP originaux sont ensuite transmis à la couche transactionnelle. PCIe fonctionne dans les deux directions, donc le même processus se produit également du point d’extrémité vers le complexe racine.
Vitesse, bande passante et compatibilité PCIe 6.0
Bande passante par largeur de voie
| Largeur du lien | Bande passante approximative par direction | Bande passante bidirectionnelle combinée |
|---|---|---|
| x1 | 8 Go/s | 16 Go/s |
| x2 | 16 Go/s | 32 Go/s |
| x4 | 32 Go/s | 64 Go/s |
| x8 | 64 Go/s | 128 Go/s |
| x16 | 128 Go/s | 256 Go/s |
PCIe 6.0 supporte un débit maximal de 64 GT/s par voie et jusqu’à 256 Go/s de bande passante bidirectionnelle combinée via une connexion x16.
Ces valeurs sont utiles pour la planification de l’interface, mais elles ne doivent pas être considérées comme un débit garanti de l’application.
Unités de bande passante et débit directionnel
La vitesse PCIe est spécifiée en GT/s, ce qui signifie des milliards de transferts par seconde. Gb/s mesure les bits par seconde, tandis que GB/s mesure les octets par seconde ; huit bits égalent un octet. Le débit réel de l’application est inférieur au taux de conversion théorique en raison de la surcharge des protocoles, de la protection contre les erreurs et des limitations du système.
PCIe est en duplex complet. Un lien PCIe 6.0 x16 fournit approximativement :
• 128 Go/s de l’hôte à l’appareil
• 128 Go/s de l’appareil à l’hôte
• 256 Go/s combinés dans les deux sens
Un transfert unidirectionnel est limité à environ 128 Go/s.
Compatibilité de génération et largeur de voie
Les appareils PCIe fonctionnent à la génération et la largeur de voie les plus rapides prises en charge à la fois par l’hôte et le point de terminaison. Un appareil Gen6 connecté à un hôte Gen5 fonctionne en Gen5, tandis qu’une carte x16 installée dans un emplacement électriquement x8 peut fonctionner en x8 avec une bande passante réduite.
La largeur de voie disponible dépend du câblage de la carte mère, de l’allocation des voies du processeur, de la conception des emplacements, des réglages du BIOS, de la bifurcation et des capacités de l’appareil. Une machine à sous pleine longueur peut ne pas contenir les seize voies électriques.
Compatibilité des formats et des plateformes
La seule compatibilité électrique ne garantit pas l’installation ou le fonctionnement. L’appareil doit également correspondre au connecteur du système, au format mécanique, à la puissance d’alimentation, à la capacité de refroidissement, au micrologiciel, au BIOS, au système d’exploitation et aux pilotes.
Par exemple, un E3. Le SSD S PCIe 6.0 ne peut pas se connecter directement à une prise M.2 car les deux formats utilisent des connecteurs et des conceptions mécaniques différentes.
PCIe 6.0 comparé aux autres générations
| Fonctionnalité | PCIe 5.0 | PCIe 6.0 | PCIe 7.0 |
|---|---|---|---|
| Débit de données maximal | 32 GT/s | 64 GT/s | 128 GT/s |
| x16 bande passante par direction | Environ 64 Go/s | Environ 128 Go/s | Environ 256 Go/s |
| Bande passante combinée x16 | Environ 128 Go/s | Environ 256 Go/s | Environ 512 Go/s |
| Signalisation à débit maximal | NRZ | PAM4 | PAM4 |
| Structure principale de transmission | Flux de paquets 128b/130b | FLIT 256 octets | FLIT 256 octets |
| Approche de contrôle des erreurs | CRC et replay | Replay léger de FEC, CRC et FLIT | FEC, CRC et FLIT replay |
| Gestion de la largeur de lien | Opération conventionnelle de largeur de liaison | Prend en charge la mise à l’échelle de largeur de lien L0p | Conserve l’architecture basée sur FLIT introduite avec PCIe 6.0 |
| Changement par rapport à la génération précédente | - | Double la bande passante PCIe 5.0 et introduit les modes PAM4 et FLIT | Double la bande passante PCIe 6.0 en augmentant le débit de signalisation |
| Bénéfice attendu de charge de travail | Adapté lorsque 32 GT/s fournissent une bande passante suffisante | Charges de travail d’avantages limitées par PCIe 5.0 ; Les liens Gen5 peu utilisés peuvent montrer peu d’amélioration | Destiné aux systèmes nécessitant une bande passante supérieure à PCIe 6.0 |
| Position de déploiement | Interface serveur et consommateur établie | Objectif de déploiement pertinent pour les plateformes d’entreprise actuelles | Objectif de planification pour les plateformes de génération ultérieure |
| Disponibilité des écosystèmes | Support large des processeurs, terminaux, commutateurs et système | Produits d’entreprise et infrastructures de soutien entrant en déploiement | La disponibilité complète dépend des futurs processeurs, commutateurs, retimeurs, terminaux, équipements de test et systèmes conformes |
Quelle génération PCIe est la plus pratique ?
PCIe 5.0 reste pratique lorsque :
• La charge de travail ne sature pas le lien existant.
• Des composants grand public ou serveur établis sont requis.
• Le temps de qualification est limité.
• Les terminaux PCIe 6.0 compatibles ne sont pas disponibles.
• Le coût de la carte et la consommation d’énergie sont des contraintes principales.
PCIe 6.0 devient pratique lorsque :
• PCIe 5.0 est un goulot d’étranglement mesuré.
• Plus de bande passante par voie processeur est nécessaire.
• Le stockage PCIe 6.0 d’entreprise est en cours de déploiement.
• Le réseau à haute vitesse nécessite une bande passante hôte supplémentaire.
• La connectivité CXL 3.x est nécessaire.
• Le système peut répondre aux exigences de canaux PCIe 6.0 et thermiques.
PCIe 7.0 doit être pris en compte lorsque :
• Les futures plateformes nécessitent une bande passante supérieure à PCIe 6.0.
• Un écosystème PCIe 7.0 mature est disponible.
• Des processeurs, commutateurs, retimers, terminaux et équipements de test compatibles sont accessibles.
PCIe 6.0 Performance et applications réelles
Stockage NVMe d’entreprise
Le PCIe 6.0 x4 fournit environ 32 Go/s par direction, contre environ 16 Go/s pour le PCIe 5.0 x4. Cela profite aux charges de travail SSD d’entreprise telles que le chargement de modèles, les points de contrôle, la mise en cache de bases de données et les transferts de données volumineux. Les performances réelles dépendent toujours du NAND, du design du contrôleur, du firmware, de la profondeur de file d’attente et de la température.
GPU 5.2 et accélérateurs IA
PCIe 6.0 augmente la bande passante entre les processeurs, accélérateurs, stockage et périphériques réseau. Il peut améliorer le chargement des modèles, les transferts de points de contrôle, la communication pair-à-pair et l’utilisation des accélérateurs lorsque le déplacement externe des données est le goulot d’étranglement. Il n’augmente pas la bande passante interne de la mémoire GPU ni les performances de calcul.
Calcul haute performance
Les systèmes HPC utilisent le PCIe pour connecter les accélérateurs, le stockage, le réseau, les instruments et les dispositifs d’acquisition de données. PCIe 6.0 est utile lorsque plusieurs appareils partagent des voies processeurs ou lorsque de grands ensembles de données se déplacent de manière répétée entre les ressources de calcul et d’E/S.
Réseautage de centres de données
PCIe 6.0 fournit une bande passante hôte supplémentaire pour les cartes réseau haute vitesse, SmartNICs, DPU, adaptateurs multiport, virtualisation, chiffrement et décharge de stockage. Les performances peuvent encore être limitées par la bande passante mémoire, l’efficacité DMA, la taille des paquets, le traitement du processeur ou le logiciel.
Expansion et regroupement de la mémoire CXL
CXL 3.x utilise la couche physique PCIe 6.0 pour supporter l’expansion de mémoire, le pooling, le partage, les serveurs composables et l’accès mémoire par accélérateur. Son principal avantage est une plus grande capacité mémoire et une plus grande flexibilité dans l’allocation des ressources.
Considérations sur l’alimentation, la chaleur et la latence PCIe 6.0
Une connexion PCIe 6.0 x16 transporte les données du processeur via un retimer vers un commutateur PCIe ou un tissu. Le retimer restaure la qualité du signal sur tout le canal, tandis que le commutateur divise la connexion disponible en trois liaisons PCIe 6.0 x4 pour des SSD NVMe séparés. Cette configuration prend en charge plusieurs périphériques de stockage sans que chaque disque doive se connecter directement au processeur.
La consommation d’énergie et la chaleur augmentent à mesure que de nouveaux composants actifs sont ajoutés. Le retimer utilise environ 2–3 W, le commutateur environ 6–10 W, et chaque SSD environ 4–8 W. Leur augmentation estimée de température varie d’environ 5°C à 20°C, les SSD générant la plus forte augmentation locale.
Chaque retimeur, commutateur et étape de traitement du signal ajoute également une certaine latence de transfert. Un fort flux d’air sur l’ensemble du chemin de données aide à éliminer la chaleur accumulée, à prévenir la limitation thermique des SSD, à maintenir la stabilité du signal et à préserver une performance de stockage constante lors de charges de travail soutenues.
Conception PCIe 6.0 de canaux, PCB et système
Budget complet du canal et des pertes
Un canal PCIe 6.0 peut inclure des packages, des pistes de PCB, des vias, des connecteurs, des rehausseurs, des backplans, des câbles, des commutateurs, des reminuteurs et des points de terminaison. À 64 GT/s, le chemin complet doit être évalué comme un seul canal électrique à partir de données réelles d’empilement et de modèles validés.
Matériaux de PCB et rouages différentiels
Le choix du matériau du PCB doit prendre en compte la perte diélectrique, la rugosité du cuivre, le tissage du verre, la tolérance à l’impédance, la capacité de fabrication et le coût. L’empilement doit maintenir une impédance contrôlée et des plans de référence continus. Les paires différentielles doivent utiliser un espacement constant, une séparation adéquate des voies, des chemins de retour courts, des changements de couche limités, un routage équilibré et une séparation des circuits de commutation et autres signaux agressifs.
Conception via et connecteur
Les vias peuvent provoquer des variations d’impédance, de la résonance et des stubs inutilisés. Le forage arrière, les vies aveugles ou enfouies, les tampons et antipads optimisés, les vias de terre proches et moins de transitions peuvent réduire ces effets. Les connecteurs doivent être vérifiés avec des modèles validés de paramètres S pour la perte, les réflexions, la diaphonie, la résonance et la tolérance. La qualification PCIe 5.0 ne confirme pas automatiquement la compatibilité PCIe 6.0.
Égalisation, Redrives et Retimers
L’égalisation et l’entraînement des liens compensent l’atténuation du canal et les interférences intersymboliques. Les repilotes offrent un gain analogique pour des trajets contrôlés relativement courts où la perte d’insertion est le principal problème. Les retimeurs récupèrent et régénèrent le signal, ce qui les rend plus adaptés aux longues pistes, câbles, rehausseurs, backplanes, multiples connecteurs ou canaux dépassant la portée passive.
Placement du retimer et commutateurs PCIe
Les retimeurs doivent être placés en fonction de la marge de perte des deux segments de canal, plutôt qu’au point médian physique. Le placement doit également prendre en compte la fréquence, l’alimentation, le flux d’air, l’accès à la gestion et le support du firmware. Les commutateurs PCIe offrent un éventillage des appareils, du trafic pair-à-pair, une expansion de stockage, des tissus accélérateurs, une opération multi-hôtes et une connectivité CXL, mais ils introduisent également des limitations de latence, de consommation d’énergie, de chaleur et de potentielles limites internes de bande passante.
Comment sélectionner PCIe 6.0
• La bande passante PCIe 5.0 limite de manière mesurable la charge de travail.
• Un SSD doit dépasser la capacité de transfert PCIe 5.0 x4.
• Plusieurs accélérateurs se disputent les voies d’E/S du processeur.
• Plus de bande passante est nécessaire sans augmenter le nombre de voies.
• Un adaptateur réseau nécessite une capacité d’interface hôte plus grande.
• Prise en charge de la mémoire ou du tissu CXL 3.x est requise.
• La plateforme prend en charge, les processeurs, commutateurs, terminaux et retimers Gen6.
• Le système peut fournir la qualité et le refroidissement requis de la carte.
Conclusion
PCIe 6.0 est le bon choix lorsque PCIe 5.0 est un goulot d’étranglement de bande passante vérifiée, et que le système nécessite plus de capacité de stockage, de réseau, d’accélérateur ou de CXL sans ajouter de voies. Cependant, sa bande passante plus élevée n’apporte des gains significatifs que lorsque le processeur, le point d’extrémité, le logiciel, le canal PCB, l’alimentation et le refroidissement peuvent le supporter. Pour les charges de travail qui ne saturent pas le PCIe 5.0, rester avec Gen5 reste l’option la plus pratique et économique.
Foire aux questions [FAQ]
Q1. Quelle est la vitesse PCIe 6.0 ?
PCIe 6.0 fonctionne jusqu’à 64 GT/s par voie. Une connexion x16 fournit environ 128 Go/s dans un sens et 256 Go/s lorsque les capacités des deux directions sont combinées.
Q2. Quelle est la bande passante du PCIe 6.0 x4 ?
PCIe 6.0 x4 offre environ 32 Go/s par direction et 64 Go/s de bande passante bidirectionnelle combinée. Le débit utilisable des applications est plus faible en raison de la surcharge des protocoles et des limitations des dispositifs.
Q3. PCIe 6.0 est-il rétrocompatible ?
Oui. PCIe 6.0 maintient la compatibilité avec les générations PCIe antérieures. Le lien fonctionne normalement à la génération la plus rapide prise en charge à la fois par l’hôte et le point de terminaison.
Q4. Pourquoi PCIe 6.0 utilise-t-il PAM4 ?
PAM4 représente deux bits par intervalle unitaire en utilisant quatre niveaux de tension. Cela permet à PCIe 6.0 de doubler le débit PCIe 5.0 sans doubler directement la fréquence du symbole NRZ.
10,5 Q5. Qu’est-ce que le mode FLIT ?
Le mode FLIT transporte les transactions PCIe et les informations de liaison via des unités de contrôle de flux fixes de 256 octets. La structure fixe prend en charge la FEC, le CRC, le contrôle de débit et la relecture.
Q6. Comment FEC, CRC et Replay fonctionnent-ils ensemble ?
Le FEC tente de corriger les erreurs de transmission supportées. Le CRC vérifie ensuite le FLIT récupéré. Lorsque le FLIT reste invalide, la relecture retransmet les informations affectées.
