Un analyseur logique aide à montrer comment les signaux numériques évoluent au fil du temps et comment différentes lignes fonctionnent ensemble. Cela facilite la détection du timing, de l’activité protocolaire et des problèmes de communication. Cet article explique comment fonctionne un analyseur logique, comment le configurer, comment capturer et étudier les signaux, et comment utiliser ses outils pour une analyse claire et détaillée.
Aperçu de l’analyseur logique
Un analyseur logique capture des signaux numériques rapides et montre comment ils évoluent au fil du temps sur de nombreux canaux. Au lieu d’afficher des formes d’onde analogiques comme un oscilloscope, il se concentre sur la synchronisation numérique, le décodage des protocoles et le comportement de plusieurs lignes de signal travaillant ensemble. Cela le rend utile pour vérifier les microcontrôleurs, les systèmes embarqués, les bus de communication, les FPGA et les configurations multi-cartes.
Les analyseurs logiques modernes présentent les données à travers des diagrammes temporels, des vues de paquets, des vues d’état et des listes d’événements. Ces outils facilitent l’identification des problèmes de synchronisation, des erreurs de protocole et des conflits logiques qu’un oscilloscope ne peut pas révéler.
Dans cette optique, l’étape suivante consiste à apprendre comment un analyseur logique passe de la connexion à la révision finale du signal.
Flux de travail de l’analyseur logique
Étape 1 - Connexion
Cette étape consiste à fixer correctement les sondes. Ils doivent être placés sur des points de signalisation propres et stables, et des câbles courts à la masse aident à maintenir les relevés clairs. Le niveau de tension de l’analyseur doit correspondre au niveau du signal, comme 1,2V, 1,8V, 3,3V ou 5V. Les fils de sonde doivent également être tenus éloignés des pistes d’alimentation commutantes pour éviter le bruit.
Étape 2 - Installation
Cette étape prépare l’analyseur à enregistrer les signaux. Les canaux peuvent être renommés pour faciliter le suivi, et le mode, le bon timing ou l’état doivent être choisis. La fréquence d’échantillonnage doit être au moins 4× à 10× supérieure à la fréquence du signal. Les déclencheurs doivent être configurés pour capturer les événements clés, et la profondeur mémoire doit inclure les données avant et après le déclenchement.
Étape 3 - Capture
Au cours de cette étape, l’enregistrement commence lorsque la condition déclencheuse est atteinte. Les données pré-déclencheurs fournissent un contexte utile, et des fenêtres de capture plus longues facilitent la perception de l’activité numérique complète. Les déclencheurs conditionnels aident à capter des signaux qui n’apparaissent que de temps en temps.
Étape 4 - Analyse
Cette étape transforme les données recueillies en informations claires. Le timing peut être vérifié avec des curseurs et des règles, et l’analyseur peut décoder des protocoles tels que I²C, SPI, UART et CAN. Les outils de recherche et les favoris facilitent la recherche d’événements basiques dans les données.
Avec ces résultats, il devient plus clair quels canaux et fréquences d’échantillonnage fonctionnent le mieux.
Nombre de canaux et sélection de la fréquence d’échantillonnage par analyseur logique
Nombre de chaînes recommandé
• UART, I²C, SPI : 2 à 6 canaux
• Bus MCU : 8 à 24 canaux
• Systèmes de mémoire parallèle : 16–64+ canaux
• FPGA ou designs numériques denses : 32 à 136 canaux
Sélection de la fréquence d’échantillonnage
| Protocole | Fréquence typique | Fréquence d’échantillonnage suggérée | But |
|---|---|---|---|
| UART | 9,6–115 kbps | 1–5 MS/s | Ça garde les bords de synchronisation dégagés |
| I²C | 100 kHz–3,4 MHz | 10–20× vitesse du bus | Montre l’étirement de l’horloge et les changements de timing |
| SPI | 1–50 MHz | ≥200 MS/s | Gère les transitions rapides de signal |
| CAN | 500 kbps–1 Mbps | 10–20 MS/s | Maintient une synchronisation précise des bits |
| Bus parallèle | Varie | ≥4× taux de tranchant le plus élevé | Synchronise les relations de synchronisation |
Types de déclenchement dans un analyseur logique
Détente de tranchant
Un déclencheur de bord réagit aux transitions montantes ou descendantes d’un signal numérique. Cela aide l’analyseur logique à capturer l’activité exactement lorsque le signal change d’état.
Détente du motif
Un déclencheur de pattern surveille des conditions spécifiques de bits sur plusieurs canaux. Cela permet à l’analyseur logique de commencer à enregistrer lorsque le signal correspond à un motif défini.
Déclenchement séquentiel
Un déclencheur séquentiel suit une série d’événements dans l’ordre. Il permet à l’analyseur logique de capturer l’activité uniquement lorsqu’un événement se produit après un autre.
Déclenchement de durée
Un déclencheur de durée vérifie combien de temps un signal reste élevé ou bas. Il aide l’analyseur logique à détecter les impulsions plus courtes ou plus longues que prévu.
Une fois que les déclencheurs capturent les bonnes données, le décodage du protocole aide à expliquer ce que signifient ces données.
Décodage de protocole et analyse de haut niveau dans un analyseur logique
Les décodeurs de protocole fournissent
• Reconstruction de la structure
• Interprétation des adresses et des commandes
• Extraction de données
• Drapeaux d’erreur CRC ou de parité
• Journaux lisibles par l’humain
Protocoles pris en charge
• I²C, SPI
•UART
• CAN, LIN
• USB LS/FS
• 1-Fil, SMBus, I³C
• JTAG, SWD
• Bus parallèles
Sonde et mise à la terre pour un analyseur logique
Étapes de sondage efficaces
• Utiliser des câbles de terre courts
• Éviter les fils de départ pour les signaux au-dessus de 5–10 MHz
• Utiliser des clips de sonde de haute qualité
• Maintenir les fils de la sonde courts
• Éviter les zones bruyantes, comme les détendeurs à commande
Erreurs courantes
• Terrains flottants
• Fils inductifs longs
• Clips lâches ou points de soudure désordonnés
• Mauvaise polarité sur les canaux
• Sondage incorrect des signaux différentiels
Intégrité du signal de l’analyseur logique
Effets de chargement de la sonde
Le chargement de la sonde peut modifier la forme d’un signal numérique, ce qui fait que l’analyseur logique interprète incorrectement les données. Cela peut ralentir les temps de montée et de descente, arrondir les bords, faire disparaître des impulsions, créer de fausses transitions et entraîner des échecs de décodage. Ces changements affectent l’apparence du signal et la qualité de sa capture.
Symptômes courants
Lorsque l’intégrité du signal est faible, l’analyseur logique peut afficher des problèmes qui ne sont pas détectés sur un oscilloscope. Ces symptômes incluent des dysfonctionnements apparaissant uniquement sur l’analyseur, des erreurs de protocole aléatoires, des incompatibilités de timing et des signaux fantômes occasionnels. Ces signes suggèrent que le système de sonde ou le chemin du signal est affecté.
Façons de vérifier le problème
• Comparer le signal avec un oscilloscope
• Raccourcir les fils de sonde
• Réduire légèrement la fréquence d’échantillonnage pour exposer l’aliasing
• Sonde plus près de la source du signal
Utilisation de plusieurs outils avec un analyseur logique
Oscilloscope
Un oscilloscope montre la forme d’un signal, incluant la sonnerie, le bruit et les variations de tension. Cela permet de vérifier la qualité électrique de ce que l’analyseur logique capture.
Analyseur logique
Un analyseur logique se concentre sur le timing. Il montre quand les signaux changent, comment les canaux se rapportent entre eux, et si la communication numérique reste synchronisée.
Journal du firmware
Les journaux du firmware révèlent ce que fait le processeur lors de l’exécution du code. Ils aident à relier l’activité des signaux de l’analyseur logique à ce que le système essaie de faire.
Avantages de la combinaison des outils
Utiliser ces outils ensemble facilite la compréhension de l’ensemble. L’oscilloscope affiche la forme d’onde, l’analyseur logique indique le timing, et les journaux du firmware montrent le comportement du système, aidant à localiser la cause profonde plus rapidement.
Applications avancées des analyseurs logiques
Analyse interne du bus FPGA
Un analyseur logique aide à lire et à vérifier le temps des signaux circulant entre les blocs FPGA internes, montrant comment les données circulent à l’intérieur de la puce.
DDR et surveillance de la mémoire parallèle
Il suit les lignes mémoire rapides et indique si les signaux d’adresse, de données et de contrôle s’alignent correctement à chaque cycle mémoire.
Débogage JTAG et SWD
Il observe les motifs numériques sur les lignes JTAG ou SWD afin que vous puissiez suivre les événements de réinitialisation, les étapes d’instruction et la communication par puce.
Signaux 9.4 CAN, LIN et FlexRay
Il capte les signaux de bus automobiles et dispose chaque image pour clarifier le timing et le flux de données.
Communication multi-cartes
Il montre comment les forums communiquent entre eux en enregistrant les lignes numériques partagées et en vérifiant si les messages arrivent au bon moment.
Ces usages entraînent souvent des problèmes courants de signal que les analyseurs peuvent aider à corriger.
Solutions d’analyseurs logiques pour les problèmes courants de signal
| Problème | Qu’est-ce qui en est la cause | Correction de l’analyseur logique |
|---|---|---|
| I²C Erreurs de NACK | Mauvaise adresse de l’appareil, pull-ups faibles ou manquants, décalage de tension | Capturez l’adresse START → → ACK, vérifiez le temps de montée SCL/SDA, confirmez les valeurs de pull-up (2,2k–10k) |
| Désalignement des bits SPI | Décalages de bits, mauvaise configuration d’horloge | Vérifiez le CPOL/CPHA, mesurez le timing entre SCK et MOSI, et assurez-vous que le CS reste bas pendant le transfert |
| Problèmes de cadrage ou de parité UART | Débit de bauds déséquilibré, coupures de signal, mauvais timing | Ajuster le débit en bauds, raccourcir la distance du câble, augmenter les bits d’arrêt, vérifier les bords de la forme d’onde |
Spécifications de l’analyseur logique à connaître
| Fonctionnalité | Ce que cela signifie | Simple et clair Spec |
|---|---|---|
| Chaînes | Plus de chaînes permettent à l’analyseur logique de regarder plusieurs lignes numériques simultanément. | 16–32 pour les microcontrôleurs, 64+ pour les systèmes plus grands |
| Fréquence d’échantillonnage | Une fréquence d’échantillonnage plus élevée aide l’analyseur logique à capturer des arêtes rapides sans sauter de détails. | 200 MS/s pour les bus communs, 1 GS/s pour les lignes à grande vitesse |
| Profondeur de la mémoire | Plus de mémoire stocke des enregistrements plus longs, afin que les signaux puissent être examinés sans interruptions. | 128 Mo ou plus |
| Plage de tension | Les niveaux d’entrée ajustables maintiennent l’analyseur sûr et compatible avec différents niveaux logiques. | 1,2–5,0 V ajustable |
| Décodeurs de protocole | Les décodeurs intégrés transforment les signaux bruts en données lisibles, rendant le débogage plus fluide. | I²C, SPI et UART au minimum |
| Sondes | De bonnes sondes réduisent la distorsion du signal et gardent les formes d’onde propres. | Sondes à faible capacité |
| Logiciel | Des outils logiciels utiles rendent la révision des captures plus rapide et plus organisée. | Recherche : favoris et support du scripting |
| API d’automatisation | Les API permettent de contrôler l’analyseur par des scripts pour des tests répétables. | Accès Python ou CLI |
Conclusion
Un analyseur logique facilite la compréhension de l’activité numérique en montrant le timing, le flux de signal et les détails du protocole. Avec un sondage approprié, des taux d’échantillonnage corrects et les bons réglages de déclenchement, les données capturées deviennent claires et fiables. Combiné avec d’autres outils, il permet également de confirmer la qualité du signal et de révéler des problèmes affectant la communication, le timing et le comportement du système.
Foire aux questions [FAQ]
Un analyseur logique peut-il mesurer la tension analogique ?
Non. Un analyseur logique ne lit que les hauts et bas numériques. Il ne peut pas afficher les niveaux de tension ni la forme de la forme d’onde.
Qu’est-ce qu’un analyseur logique interne ?
C’est un analyseur logique intégré à un appareil, comme un FPGA. Elle capte des signaux internes qui ne peuvent pas être sondés de l’extérieur.
Quelle taille peut atteindre les fichiers de capture d’analyseur logique ?
Les fichiers de capture peuvent atteindre des centaines de mégaoctets lorsque de nombreux canaux et des taux d’échantillonnage élevés sont utilisés.
Un analyseur logique peut-il enregistrer en continu pendant de longues périodes ?
Oui. Certains modèles prennent en charge le mode streaming, qui envoie les données à un ordinateur pour un enregistrement à long terme.
Comment un analyseur logique gère-t-il différents niveaux de tension ?
Les canaux doivent correspondre à la tension du signal. Sinon, des décalages de niveau ou des adaptateurs sont nécessaires pour éviter les dommages.
Quels formats peuvent être exportés les données des analyseurs logiques ?
Les formats courants incluent le CSV pour les données brutes, le VCD pour les visualiseurs de formes d’onde, et les fichiers de projet du fournisseur pour les paramètres et décodages sauvegardés.