Le choix entre un emballage 2,5D et 3D dépend de la largeur de bande, de la densité d’intégration, de la surface du boîtier, de la marge thermique et de la complexité de fabrication qu’un système peut supporter. L’emballage 2,5D favorise l’intégration latérale de la puce et convient aux chiplets et à la micro-amputée, tandis que l’emballage 3D permet des connexions verticales plus denses et une empreinte réduite. Cet article compare leurs structures, compromis de performance, considérations thermiques et de coût, applications réelles et facteurs de sélection afin de déterminer quelle approche, ou quelle combinaison des deux, convient le mieux à un système spécifique.
Emballage vs. 3D 2.5D : Différences clés
La principale différence entre l’emballage 2,5D et 3D réside dans la façon dont les puces actives sont positionnées et interconnectées. Un boîtier 2,5D typique place plusieurs puces côte à côte et les relie via une structure de routage à haute densité. Un package 3D ajoute une intégration verticale en plaçant les puces actives directement au-dessus ou en dessous des autres puces.
Toutes les implémentations 2,5D n’utilisent pas un interposeur en silicium complet, et tous les packages 3D ne dépendent pas exclusivement des vias traversants du silicium (TSV). Les emballages modernes peuvent également utiliser des interposeurs RDL, des ponts en silicium localisés, des microbumps et des collages hybrides.
| Facteur | Emballage 2.5D | Emballage 3D |
|---|---|---|
| Disposition typique des coins | Principalement côte à côte | Empilés verticalement |
| Interconnexions courantes | Interposeur en silicium, RDL, pont, microbosses | Microbumps, collage hybride, structures assistées par TSV |
| Distance de connexion | Chemins courts à la mort | Connexions très courtes entre des coins empilés |
| Densité d’interconnexion | Haut | Potentiellement plus élevé avec un collage vertical à pas fin |
| Empreinte des colis | Utilise plus de surface latérale | Peut réduire l’empreinte horizontale |
| Gestion thermique | Chemins de refroidissement plus accessibles | Plus difficile avec des coins empilés générant de la chaleur |
| Complexité de fabrication | Élevé et dépendant de l’architecture | Souvent plus élevées à cause de l’empilement et du collage |
| Utilisations typiques | HBM, chiplets, GPU, accélérateurs IA | Empilement logique, systèmes compacts, fonctions fortement couplées |
Aucune des deux architectures n’est automatiquement meilleure. Le choix approprié dépend de la bande passante, de la puissance, des limites thermiques, de la surface du boîtier, de la capacité de fabrication, des tests, du rendement et du coût total du système.
Qu’est-ce que l’emballage 2.5D et 3D, et comment fonctionnent-ils ?
Qu’est-ce que l’emballage 2.5D ?
Le packaging 2,5D intègre plusieurs puces semi-conductrices dans un seul boîtier à l’aide d’une structure d’interconnexion à haute densité. Les coins sont normalement placés côte à côte plutôt que directement empilés.
Une implémentation courante utilise un interposeur en silicium sous les puces actives. Le routage en métal fin à l’intérieur de l’interposeur transporte des signaux entre des puces voisines à une densité de connexion bien plus élevée que sur un substrat ou un circuit imprimé conventionnel.
Un chemin de signal simplifié est :
Die → Microbump → Interposer/RDL → Microbump → Adjacent Die
Dans les implémentations de l’interposeur silicium, les TSV peuvent passer à travers l’interposeur pour connecter ses couches de routage au substrat du package en dessous.
Cependant, l’emballage 2,5D ne se limite pas aux interposeurs en silicium complet. D’autres architectures peuvent utiliser des structures à base de RDL ou de petits ponts en silicium embarqués pour fournir des connexions die-to-die à haute densité uniquement lorsque cela est nécessaire.
Cette disposition est utile lorsque les processeurs, chiplets et piles HBM doivent communiquer à une bande passante élevée tout en restant physiquement séparés.
Qu’est-ce que l’emballage 3D ?
L’emballage 3D place les puces semi-conductrices actives verticalement au-dessus ou en dessous les uns des autres. Au lieu de s’appuyer principalement sur le routage latéral, la communication peut passer directement entre les couches adjacentes.
Une structure simplifiée est la suivante :
Puce active supérieure
↓
Interconnexion à dépression à pas fin à matrice
↓
Puce active inférieure ou matrice de base
↓
Substrat de paquet
Les connexions entre des puces adjacentes peuvent utiliser des microbumps ou un collage hybride direct. Les TSV peuvent également fournir des chemins électriques à travers le silicium où les signaux, l’alimentation ou la terre doivent passer par une puce ou une plaquette.
Cela signifie que les TSV sont importants dans de nombreuses architectures 3D mais ne constituent pas la caractéristique définissante de tous les packages 3D.
Le principal avantage de l’empilement est que de nombreuses connexions peuvent tenir dans une zone horizontale relativement petite. Cela peut augmenter la densité d’intégration et raccourcir les chemins de communication entre des fonctions fortement couplées.
Compromis entre performance et conception
Bande passante, latence et densité d’interconnexion
Les emballages 2.5D et 3D raccourcissent tous deux les chemins de communication par rapport aux connexions routées entre des paquets séparés via un PCB.
Dans les systèmes 2.5D, les interfaces interposeurs larges peuvent supporter de nombreuses connexions parallèles entre processeurs, chiplets et mémoire, rendant l’architecture bien adaptée aux systèmes basés sur HBM.
L’intégration 3D peut atteindre une densité d’interconnexion encore plus élevée en empilant verticalement les puces communicantes. La liaison hybride à pas fin peut fournir de nombreuses connexions verticales rapprochées.
La bande passante réelle et la latence dépendent également de l’architecture de l’interface, du protocole, de la hauteur de l’interconnexion, du routage et de l’implémentation du circuit. Aucune des deux approches d’emballage ne garantit un niveau de performance spécifique en soi.
Alimentation et intégrité du signal
Des interconnexions plus courtes peuvent réduire la capacité, la résistance et l’inductance associées aux connexions plus longues à boîtier ou à un circuit imprimé. Cela peut améliorer l’efficacité énergétique des E/S lorsque de grandes quantités de données circulent entre le calcul et la mémoire.
La puissance totale du système dépend toujours de facteurs tels que le débit de données, la tension d’interface, l’architecture PHY, la fréquence, le trafic mémoire, la livraison d’énergie et la charge de travail.
Une densité d’interconnexion plus élevée peut également aggraver les problèmes d’intégrité du signal et de l’alimentation, notamment la diaphonie, la commutation simultanée, la chute de tension, l’impédance de livraison de puissance et l’interaction électromagnétique.
Empreinte des colis
Le packaging 2,5D dispose latéralement plusieurs puces, de sorte que des composants plus grands ou plus nombreux peuvent augmenter la surface requise de l’interposeur, du RDL ou du substrat.
Les piles d’intégration 3D meurent verticalement, permettant plus de fonctionnalités dans une surface horizontale plus réduite. Cela peut être utile lorsque la surface de la cabine ou du colis est limitée.
Cette empreinte plus réduite comporte une complexité supplémentaire de collage, thermique, mécanique et de test, donc la taille seule ne devrait pas déterminer l’approche d’emballage.
Gestion thermique
Le comportement thermique est une différence majeure entre l’emballage 2.5D et le 3D.
Dans une configuration 2,5D, les puces haute puissance ont généralement un accès plus direct à un dissipateur de chaleur ou à une surface de refroidissement car elles sont positionnées côte à côte. Une interaction thermique entre les coins voisins peut toujours se produire, mais la chaleur n’a généralement pas besoin de passer par un autre sous actif.
Dans une pile 3D, la chaleur provenant des puces internes peut devoir traverser des couches de liaison, du silicium et d’autres interfaces avant d’atteindre la surface de refroidissement. L’empilement peut également concentrer la chaleur dans un volume plus petit et augmenter le couplage thermique entre les dies.
En conséquence, l’emballage 3D peut nécessiter une gestion thermique plus exigeante lorsque plusieurs puces puissantes sont empilées.
Fabrication, rendement, essais et coûts
Augmenter le nombre de puces dans un seul paquet crée des dépendances entre les composants. Le dispositif final ne réussit que lorsque les dies, interconnexions, processus de liaison et connexions au niveau du boîtier fonctionnent correctement.
Fabrication et collage
L’emballage 2,5D peut impliquer la fabrication d’interposeurs, le routage à pas fin, le placement de la puce, la formation de microbosses et l’assemblage ensemble-substrat. Les approches basées sur les RDL et les ponts utilisent différents flux de procédé mais nécessitent néanmoins un alignement précis et des interconnexions multi-puces fiables.
L’emballage 3D ajoute des processus d’intégration verticale tels que l’amincissement de la puce, l’alignement fin, la liaison microbump ou hybride, et, dans certaines architectures, la formation de TSV.
La complexité de fabrication dépend donc du flux spécifique du procédé plutôt que simplement du fait que le boîtier soit classé comme 2.5D ou 3D.
Rendement et dé connu comme bon
Dans l’emballage multi-puces, tester des puces individuelles avant l’intégration permet de réduire le risque de combiner des composants défectueux avec des matrices fonctionnelles coûteuses.
Un puce à qualité connue (KGD) est un die testé avant l’assemblage et vérifié pour répondre aux exigences électriques définies. L’utilisation de puces tamisées peut améliorer le rendement global du boîtier, mais le rendement final dépend également de la qualité de l’interconnexion, de la collation, de l’assemblage, de la couverture d’essai, du nombre de puces et de la maturité du procédé.
Pour cette raison, il ne faut pas supposer que l’emballage 2,5D ait un rendement supérieur à celui de l’emballage 3D dans tous les cas.
Essais
Les packages avancés peuvent être testés à plusieurs étapes, incluant les tests au niveau des wafers, le criblage des puces, les tests post-liaison, les tests du package final et la validation au niveau système.
Les tests deviennent plus difficiles à mesure que la densité d’intégration augmente. Dans les piles 3D, certains dies et interfaces internes peuvent devenir inaccessibles après la liaison, ce qui augmente l’importance du pré-liaison, des fonctionnalités de test intégrées et des méthodes d’accès aux tests.
Coût
Ni les emballages 2.5D ni 3D ne sont moins chers.
Dans les systèmes 2.5D, les grands interposeurs en silicium peuvent ajouter un coût élevé, tandis que les approches basées sur les RDL et les ponts peuvent réduire une partie de cette surcharge. L’emballage 3D peut réduire la surface latérale du boîtier mais nécessite souvent des collages, des alignements, des essais, une gestion thermique et un contrôle du rendement plus exigeants.
Le coût total dépend de facteurs tels que le coût de la puce, l’emballage, les interconnexions, l’assemblage, les essais, le refroidissement, les pertes de rendement, le volume de production et les performances requises.
Un coût d’emballage plus élevé peut encore être justifié lorsqu’il permet une meilleure performance, densité ou efficacité énergétique au niveau du système.
Chiplets, HBM et applications concrètes
Systèmes HBM et IA/HPC
HBM démontre pourquoi le packaging 2.5D et 3D ne s’exclut pas toujours mutuellement.
Un appareil HBM contient des puces mémoire empilées verticalement. Au sein même du dispositif mémoire, il s’agit d’une forme d’intégration 3D.
Au niveau du package système, cependant, les piles HBM sont positionnées à côté d’un GPU, d’un accélérateur d’IA ou d’un autre processeur et connectées via un interposeur 2,5D ou une structure d’interconnexion haute densité associée.
Un seul package haute performance peut donc combiner une mémoire empilée 3D avec une intégration processeur-mémoire 2,5D.
Cette approche est utile dans les systèmes d’IA et HPC car les processeurs nécessitent de larges interfaces à large bande passante vers la mémoire tout en générant d’importantes quantités de chaleur.
Autres applications
L’emballage avancé apparaît également dans d’autres systèmes où la bande passante, la densité d’intégration ou la flexibilité des puces sont importantes.
Les accélérateurs d’IA et les GPU utilisent un packaging avancé pour connecter les puces de calcul et la mémoire à large bande passante.
Les processeurs HPC et de centre de données peuvent diviser de grands designs en chiplets de calcul, d’E/S ou de mémoire, puis les reconnecter dans le boîtier.
Les dispositifs réseau peuvent utiliser un emballage à haute densité pour la commutation, le traitement de paquets, SerDes et d’autres fonctions à haute vitesse.
Les systèmes informatiques compacts peuvent bénéficier d’une intégration 3D lorsque l’empreinte réduite et le couplage étroit entre les blocs fonctionnels justifient la complexité thermique et de fabrication supplémentaire.
Quand choisir un emballage 2.5D ou 3D
Définir les exigences de bande passante et de latence
Commencez par identifier quels composants échangent le plus de données et quelles interfaces nécessitent les chemins de communication les plus courts.
Un processeur communiquant avec plusieurs piles HBM peut privilégier des connexions latérales larges, tandis que deux couches logiques fortement couplées peuvent bénéficier davantage d’une intégration verticale.
Cartographie des chiplets et interfaces
Identifiez chaque die fonctionnel et déterminez comment il communique avec les autres.
Cela empêche que l’ensemble du package soit conçu autour d’une seule interface tout en ignorant d’autres exigences ailleurs dans le système.
Évaluer la zone du colis
Déterminez si les coins nécessaires peuvent s’adapter efficacement à une disposition latérale.
Si la zone du boîtier ou de la carte est fortement contrainte, l’intégration verticale peut offrir un avantage. Si une surface suffisante est disponible, l’intégration 2,5D peut éviter une complexité d’empilement inutile.
Évaluer les limites de puissance et de thermique
L’analyse thermique doit être effectuée tôt dans le processus d’architecture, en particulier pour les puces de calcul à haute puissance.
Identifier la densité de puissance attendue, l’emplacement des points d’intérêt, l’ordre de la pile, les chemins de refroidissement et les interactions thermiques entre les puces voisines.
Vérification de la compatibilité du procédé d’emballage
Les capacités de fabrication disponibles peuvent déterminer quelle architecture est pratique.
Les facteurs pertinents incluent la taille de l’interposeur, la densité du RDL, la disponibilité du pont, le pas de liaison, l’épaisseur du coin, les exigences TSV, les dimensions du puce et la capacité d’assemblage.
Essais de plans et gestion du rendement
Déterminez quand l’individu meurt, les interfaces peuvent être testées et comment une défaillance affecte le package final.
À mesure que le nombre de chiplets et la valeur des emballages augmentent, le criblage des dés connus comme bon et les tests post-liaison deviennent de plus en plus importants.
Comparer le coût total du système
Ne comparez pas les coûts d’emballage isolément.
Incluez le coût, les matériaux du package, l’assemblage, les tests, le rendement attendu, les exigences de refroidissement, ainsi que les avantages en performance ou en zone offerts par l’architecture.
Pour de nombreux systèmes à forte consommation de HBM, la 2.5D offre une bande passante importante sans empiler tous les composants puissants. L’intégration 3D devient plus attrayante lorsque la densité verticale et le couplage extrêmement serré offrent un avantage suffisant pour justifier la complexité supplémentaire.
Peut-on combiner un emballage 2.5D et 3D ?
Oui. L’emballage 2,5D et 3D peut être combiné au sein d’un même système. Les packages semi-conducteurs modernes utilisent de plus en plus des méthodes d’intégration distinctes pour différentes interfaces plutôt que de forcer chaque composant dans une seule architecture d’emballage.
Combinaison de l’intégration latérale et verticale
Un package peut contenir de la logique ou de la mémoire empilée verticalement tout en reliant latéralement ces structures à d’autres chiplets.
Par exemple, des puces de traitement fortement couplées pourraient utiliser une liaison 3D tandis que les composants HBM et E/S restent à côté sur une structure d’interconnexion 2,5D.
Cela permet une communication verticale dense là où elle est la plus utile, sans nécessiter que tout le système soit empilé verticalement.
Pourquoi l’emballage hybride est utile
Différentes parties d’un système à semi-conducteurs ont souvent des exigences physiques et électriques différentes.
La communication logique à logique peut bénéficier de connexions verticales très denses, tandis que plusieurs piles HBM peuvent nécessiter de grandes interfaces latérales autour d’un processeur. Les chiplets d’E/S peuvent encore nécessiter un placement et un routage différents.
L’emballage hybride permet à chaque interface d’utiliser une méthode d’intégration adaptée à ses besoins.
La question de conception est donc de plus en plus de savoir où utiliser l’intégration 2,5D et où utiliser l’empilement 3D, plutôt que de savoir quelle technologie devrait remplacer l’autre.
Conclusion
L’emballage 2,5D est souvent un choix solide lorsqu’une application nécessite des connexions die à large bande passante, une intégration HBM et une gestion thermique plus accessible. L’emballage 3D peut être plus adapté lorsque la densité d’interconnexion très élevée, les connexions verticales courtes et l’empreinte réduite des emballages sont prioritaires. Aucune des deux approches n’est universellement meilleure ; Le meilleur choix dépend de la bande passante, des limites thermiques, de la surface du boîtier, de la complexité de fabrication, du rendement et du coût total du système. Dans de nombreux systèmes avancés, combiner l’intégration 2.5D et 3D peut offrir l’équilibre le plus pratique.
Foire aux questions [FAQ]
Q1. Quelle est la principale différence entre un emballage 2.5D et un packaging 3D ?
L’emballage 2.5D relie les puces côte à côte via un interposeur, une structure RDL ou un pont. Le packaging 3D empile des dies actifs verticalement et les connecte via des interconnexions à pas fin.
Q2. Est-ce que chaque boîtier 2.5D utilise un interposeur en silicium ?
Le packaging n° 2.5D peut également utiliser des interposeurs RDL ou des ponts en silicium. Le choix dépend de la densité de routage, de la taille du paquet, des exigences de performance et du coût.
Q3. Est-ce que tous les circuits intégrés 3D utilisent des TSV ?
No. 3D circuits intégrés peuvent utiliser des microbumps ou des liaisons hybrides entre des puces adjacentes. Les TSV sont utilisés lorsque les connexions doivent passer à travers le silicium.
Q4. Pourquoi la gestion thermique est-elle plus difficile dans le packaging 3D ?
Les coins actifs empilés concentrent la chaleur dans une zone plus petite. Les puces internes peuvent également être plus éloignées de la surface de refroidissement, ce qui rend l’élimination de la chaleur plus difficile.
Q5. HBM est-il un emballage 2.5D ou 3D ?
HBM lui-même est une pile 3D de puces mémoire. Les piles HBM sont souvent placées à côté des processeurs via une intégration 2.5D, de sorte qu’un seul package peut combiner les deux approches.
Q6. Lequel est le mieux : un emballage 2.5D ou 3D ?
Aucune des deux options n’est mieux. Le 2.5D est souvent préféré pour intégrer plusieurs gros puces et HBM avec des conditions thermiques gérables, tandis que le 3D est utile lorsque la densité d’interconnexion très élevée et une empreinte plus réduite sont prioritaires. Le meilleur choix dépend des performances, de la chaleur, du coût, du rendement et des exigences d’intégration.
